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        電子遷移失效機制及芯片設計策略

        2012-05-16

          長期可靠性的問題,比如電子遷移(EM)失效機制,歷來屬于晶圓廠的處理范疇。但隨著納米設計中可靠性實現的愈加困難,對設計人員而言,不能再把問題扔給制造甩手不管了。設計領域也必須做出努力以獲得更具有魯棒性的版圖。
          電流密度過高導致金屬原子逐漸置換,這時就會產生電子遷移問題。當很長時間內在同一個方向有過多電流流過時,在互連線上會開始形成空洞(Void,原子耗盡時出現)和小丘(hillock,原子積聚時產生)。足夠多的原子被置換后,會產生斷路或短路。當小丘觸及鄰近的互連線時,短路出現,從而引起芯片失效。
          減少電子遷移的方法之一是提取互連的寄生阻抗,并把它輸入到一個仿真工具中,計算流經每根金屬線的電流。利用互連每一部分的寬度信息,就有可能計算電流密度并由低到高進行分類。然后生成一個彩色圖覆蓋在版圖上,由此標注出電流密度最高的各個區域。
          首先處理電流密度最高的區域,可以加寬互連金屬線,增加通孔,降低電流密度。
          一旦對版圖做了修改,設計人員可以再進行一次寄生阻抗提取,重新仿真結果。通過這種方法,應該可以看到造成電子遷移的電流密度有所下降。
          應該:
          1.執行EM分析,確認存在EM問題的金屬線。在最終版圖上執行寄生阻抗提取,再把寄生阻抗值,以及該部分的寬度和位置等信息輸入到一個仿真工具中。仿真生成一個電流密度圖,覆蓋在最初的版圖上。
          2.執行寄生阻抗提取時,考慮到金屬寬度的變化。許多晶圓廠都提供寄生阻抗提取時的這種變化的建模機制。
          3.考慮到提取時的厚度變化。金屬厚度的變化會引起寄生阻抗值的變化,故必須考慮在內。
          4.執行仿真,計算整個芯片版圖的電流密度。對每一層,確定電流密度閾值,以便獲得對應用產品來說可接受的平均失效時間。
          5.加寬電流密度過高的金屬線。
          6.在版圖上進行通孔雙置(VIA doubling)以減少寄生阻抗,從而減小電流密度。
          7.重新執行寄生阻抗提取、仿真和可視化,以觀察版圖修正是否已降低了最嚴重區域的電流密度。如果版圖修正已把電流密度降至一個可接受的程度,設計就算完成了。


          圖1:加寬金屬線和增加過孔以降低電流密度。


          不應該:
          1.遺漏EM分析的執行。若未經檢測,會引起性能下降,以后可能導致芯片失效。
          2.把金屬填充任務扔給晶圓廠做。金屬填充很重要,能夠提高設計的平面性,而且,如果正確完成的話,還可以把厚度變化降至最小。
          3.執行無厚度和寬度變化的寄生阻抗提取。這會讓提取產生錯誤,導致電流密度計算的錯誤。
          4.在增加金屬填料之前就通過厚度計算執行寄生提取。正確的步驟是首先插入金屬填料,再改變寬度和厚度來執行提取。
          5.不采用通孔雙置。由于應力遷移(Stress migration)可能導致通孔中沉積的金屬更少,這會增大不良通孔中的阻抗,使電流密度更高。
          6.使用平坦仿真引擎(flat simulation engine)。利用分層架構將大幅度改善仿真時間,減少內存使用。
          7.計算電流密度時忽略晶體管效應。由于流經一個網格的電流量取決于寄生參數及相關元件,故在執行EM分析時進行晶體管級的仿真是很重要的。

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